AMD 正在把带 3D V-Cache 的 EPYC「X」系列带回数据中心。据 The Register 报道，面向高性能计算的 Venice-X 最高 96 核，用先进封装为计算芯片堆叠 SRAM，把单路三级缓存做到 1,152 MB，最高频率 5.3 GHz；AMD 预计 2027 年下半年开始陆续出货。它主要面向计算流体力学、电子设计自动化（EDA）等对延迟敏感的技术与科学计算，也是 Turin 一代故意空缺之后，X 系列首次回到 EPYC 路线图。
The Register 写道，Venice-X 沿用前几代的做法：最多 8 个 CPU 芯片，每个键合一颗 96 MB SRAM，单芯片三级缓存共 144 MB，每路合计 1,152 MB，与它所接替的 Genoa-X 相同。核数和缓存容量没有再往上加，频率则从 Genoa-X 的 3.7 GHz 提到 5.3 GHz。
Wccftech 称，Venice-X 即 EPYC 9006X，核心为 Zen 6，单路最高 96 核、192 线程；双路平台最高 192 核、384 线程，最高频率 5.30 GHz。报道还称，3D V-Cache 堆在 Zen 6 核心下方。8 颗带 V-Cache 的 CCD 里，每颗 Zen 6 CCD 自带 48 MB 三级缓存，再堆叠 96 MB 3D V-Cache，分别贡献 384 MB 与 768 MB。
平台侧，Wccftech 列出的规格为：SP7 上 16 通道内存，支持 DDR5-8000，以及速率最高 12,800 MT/s 的 MRDIMM；最高 96 条 PCIe Gen6 通道；每路内存带宽最高 1638 GB/s。
The Register 回顾，这项技术 2022 年先出现在桌面处理器 Ryzen 7 5800X3D 上：8 核芯片上方堆一颗 64 MB SRAM，三级缓存增至 96 MB。同年进入 Milan 一代 EPYC，2023 年又有第二代 X 系列。2024 年末 AMD 发布第五代 EPYC 时，路线图上没有 Turin-X。
AMD 负责计算与企业 AI 产品的 Madhu Rangarajan 告诉 The Register，这是有意的。他的原话是「We are not doing the X every generation」（并不是每一代都做 X）。企业 HPC 市场节奏更慢，因此决定了 AMD 的节奏。
他同时说，Milan 和 Genoa 上有一个取舍：要么选高频，要么选 3D V-Cache。SRAM 堆在计算芯片顶部会困住热量，从而限制加速频率。到 Zen 5 一代，AMD 把 SRAM 从顶部移到底部，芯片可以在更高温度下跑得更快、更久。消费级处理器先用上了这一改动，EPYC 要到 Venice-X 才跟上。Rangarajan 认为，客户不必再在大缓存和高频之间二选一，这颗芯片在 HPC 上的采用规模会大于前几代。他说：「Venice X really changes the game」（Venice-X 真正改变了局面），并称这是第一次能在 AMD 频率最高的型号上拿到更大的三级缓存。
The Register 还提到另一条做大缓存的路。该报道称，Venice 顶级型号有 256 核、1,024 MB 三级缓存；若屏蔽其中 160 个核心，每核缓存比例可以接近现在的 X 系列。Turin 的 EPYC 9175F 就做过类似的事：在 128 核零件上屏蔽 112 个核心，得到 16 核、512 MB 末级缓存。Rangarajan 说，Venice 上也可以这么做，但最高频率只会到 4.1 GHz，而不是 5.3 GHz。
The Register 称，Venice-X 今年早些时候曾在 CES 上首次预告。AMD 院士 Phil Steinke 表示，缓存里留下更多模型数据后，CPU 核心等待内存数据的时间更短。AMD 自己的功能验证等 EDA 负载大量依赖 X 系列 EPYC：功能验证用来仿真芯片行为，确认硅片是否按设计工作。
Wccftech 称，AMD 没有给出具体数字，但确认 3D V-Cache 对西门子、Synopsys 等合作伙伴的 EDA 负载有提升；自 EPYC 引入 3D V-Cache 以来，面向 EDA 的大缓存、高主频芯片已有大量部署。同一报道称，微软已披露 Venice-X 将用于明年的 Azure HXv2 实例。Venice-X 预计与 Verano（EPYC 9006 LP）同在 2027 年下半年推出。
The Register 与 Wccftech 的出货时间表述一致：都是 2027 年下半年，The Register 的用词是开始陆续出货。两篇报道都没有给出具体型号表、基础频率或第三方跑分。
