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VHDL Simili是一款便宜、同时强大且功能丰富的VHDL开发系统。包含有一个非常快速的VHDL编译器及模拟器 ，编译入强大的集成开发界面与波形界面中。编译器/模拟器可以选择使用或不使用图形界面。
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软件大小：10.02 MB
PROCESS（......）括号中是敏感信号表，当敏感信号表内所列信号中任一信号发生变化时，就触发该进程进入仿真状态。敏感信号表连同其括号，相当于一个隐含的"WAIT ON 敏感信号表;"语句。
分配一个空间，范围是 3：6。 并赋初值 b1111
library IEEE; use IEEE.Std_logic_1164.ALL; entity pro1 is port(A1,B1,G1BAR,A0,B0,G0BAR:in std_logic; Y20,Y21,Y22,Y23,Y10,Y11,Y12,Y13:out std_logic); end pro1; architecture pro1_arch of pro1 is begin Y10<='0' when(B0='0') and ((A0='0') and (G0BAR='0')) else '1'; Y11<='0' when(B0='0') and ((A0='1') and (G0BAR='0')) else '1'; Y12<='0' when(B0='1') and ((A0='0') and (G0BAR='0')) else '1'; Y13<='0' when(B0='1') and ((A0='1') and (G0BAR='0')) else '1'; Y20<='0' when(B1='0') and ((A1='0') and (G1BAR='0')) else '1'; Y21<='0' when(B1='0') and ((A1='1') and (G1BAR='0')) else '1'; Y22<='0' when(B1='1') and ((A1='0') and (G1BAR='0')) else '1'; Y23<='0' when(B1='1') and ((A1='1') and (G1BAR='0')) else '1'; end pro1_arch;
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; - -库声明 ENTITY ADD IS PORT(CLK:IN STD_LOGIC; OUTA:OUT INTEGER RANGE 0 TO 255); END ADD; - -实体定义 ARCHITECTURE AD OF ADD IS BEGIN PROCESS(CLK) VARIABLE TEMP:INTEGER RANGE 0 TO 255; - -定义变量 范围为0到255 BEGIN IF (CLK'EVENT AND CLK ='1') THEN TEMP:=TEMP+1; OUTA<=TEMP; END IF; END PROCESS; END AD; - -构造体 不知道你要实现的具体功能是什么，这个是只要CLK信号跳变输出便增加1. 希望是你要的计数器
